module Top_module(
input [10:0]CIN,
input [2:0]sel,
output reg [7:0]COUT);
always @(sel,CIN)
begin
if (sel==3'b000)
begin
E_T_Coder e_t_coder ( //(10)
.X(CIN[7:0]),
.Y(COUT[2:0]));
end
end
Error (10170): Verilog HDL syntax error at Top_module.v(10) near text "("; expecting ";"
写了很多小功能模块,想用顶层模块统一进行调试,用sel控制调试对象,用模块例化实现并分配引脚,这样写有什么地方错误吗?
input [10:0]CIN,
input [2:0]sel,
output reg [7:0]COUT);
always @(sel,CIN)
begin
if (sel==3'b000)
begin
E_T_Coder e_t_coder ( //(10)
.X(CIN[7:0]),
.Y(COUT[2:0]));
end
end
Error (10170): Verilog HDL syntax error at Top_module.v(10) near text "("; expecting ";"
写了很多小功能模块,想用顶层模块统一进行调试,用sel控制调试对象,用模块例化实现并分配引脚,这样写有什么地方错误吗?